Das belgische Interuniversity Microelectronics Centre (Imec) zeigt einen aktualisierten Fahrplan für die High-End-Chipfertigung bis ins Jahr 2041 hinein. Das Imec arbeitet eng mit ASML zusammen, dem weltweit wichtigsten Hersteller von Lithografie-Systemen zur Belichtung von Chips. Zudem forscht das Zentrum auch zusammen mit Ingenieuren der wichtigsten Chipauftragsfertiger TSMC, Intel und Samsung. Die Roadmap verdeutlicht somit, wo die Reise industrieweit hingeht.

Das Imec schließt sich IBMs Einschätzung an, dass komplementäre Feldeffekttransistoren (CFETs) der Nachfolger der aktuellen Gate-All-Around-Transistoren (GAA-FETs) werden. Bei GAA-FETs fließt der Strom durch mehrere Kanäle zwischen Source und Drain; die Gate-Elektrode zur Steuerung des Stromflusses umgibt die Kanäle vollständig. Weil die Kanäle blätterartig geformt sind, werden GAA-FETs auch Nanosheets genannt.

CFETs behalten diesen Aufbau weitgehend bei, wachsen aber in die Höhe (Y-Achse). In jeder Chipzelle sitzt ein Transistorpaar aus Metalloxid-Halbleitern mit positiven (PMOS) und negativen Kanälen (NMOS), um in beide Richtungen schalten zu können. Diese Paare sind bisher immer nebeneinander in einem Chip angeordnet. Bei CFETs befinden sie sich übereinander, was effektiv den Platz in der Breite verdoppelt.

Imec-Roadmap zu den Fertigungsprozessen der nächsten 15 Jahre. 2033 plant das Forschungszentrum den Wechsel von Gate-All-Around-Feldeffekttansistoren (GAA-FETs) zu komplementären Feldeffekttransistoren (CFETs).

(Bild: Imec)

Transistorwechsel ab 2031

Imec prognostiziert einen Wechsel von GAA-FETs auf CFETs ab 2033. Damit lässt die Institution der Industrie mehr Zeit als die Forschungsabteilung von IBM. Auch im Detail sind die Unterschiede signifikant: Imec plant einen sanften Übergang mit monolithischen Transistorpaaren, die im selben Silizium-Wafer belichtet werden. IBM will hingegen PMOS und NMOS in zwei unterschiedlichen Wafern einzeln optimieren und beide dann aufeinandersetzen.

Das erlaubt kompaktere Strukturen, obwohl beide CFET-Prozesse Ångström 7 (A7) heißen. Hier wird abermals klar: Prozessnamen in Nanometern und Ångström haben nichts mit der Realität gemein. Früher hätten diese Prozesse 0,7 und 1 Nanometer geheißen. Auf der Schattenseite bei IBMs Ansatz ist das Übereinanderstapeln und Verbinden aller Transistorpaare aufwendig.

Das Imec erwartet in den 2030er-Jahren vier sogenannte Full-Node-Sprünge, also vier eigenständige Prozessgenerationen: A10 als letzter GAA-FET-Prozess, dann A7, A5 und A3. TSMC & Co. orientieren sich an solchen Plänen, entwickeln aber verbesserte Zwischenversionen.

Teilweise Stagnation

Die Roadmap verdeutlicht derweil, dass sich Chiphersteller im kommenden Jahrzehnt vorwiegend mit den Transistorstapeln und dem Zellaufbau beschäftigen dürften. Die Breite der Transistoren soll hingegen über mindestens fünf Jahre identisch bleiben: Die Forscher nennen einen Contacted Poly Pitch (CPP) von 42 Nanometern. Dabei handelt es sich um den Abstand zwischen den Mitten zweier benachbarter Transistoren.

Die Transistordichte steigt insbesondere durch eine Reduzierung der Metall-Leiterbahnen (Tracks) innerhalb einer Zelle. Sind bislang vor allem sechs Tracks (6T) üblich, will IBM bei den kompaktesten Bauweisen schrittweise auf bis zu drei (3T) heruntergehen. Das reduziert die Zellhöhe auf der X-Achse, von 98 nm beim A10-Prozess auf 64 nm bei A5.

A3 soll einen größeren Generationswechsel einleiten, mit dann auch zwei aufeinandergestapelten Wafern (Sequential CFET). Der Transistorabstand schrumpft auf 39 nm, die Zellhöhe auf 50 nm.

Beim Nachfolger A2 fürs Jahr 2041 befindet sich Imec in der groben Ideenfindung. Denkbar wären 2D-Materialien wie Graphen, um die Effizienz zu erhöhen. An solchen 2D-Transistoren (die sich weiterhin stapeln lassen) forschen Chiphersteller schon seit vielen Jahren.

Abweichungen möglich

Keine Angaben sind derweil in Stein gemeißelt. Zum einen können sich neue Generationen verzögern, zum anderen handelt es sich um Vorschläge. Insbesondere bei High-Performance-Chips können die tatsächlichen Spezifikationen anders aussehen, um etwa mit höheren Zellblöcken schnelle Schaltzeiten zu erreichen.

Das Imec selbst stellt alternative Konfigurationen bei gestapelten Chips („CMOS 2.0“) in Aussicht. Damit sind nicht CFET-Stapel gemeint, sondern zum Beispiel Compute-Chiplets mit Rechenkernen über Speicher-Dies. Parallel zur reinen Transistorentwicklung forscht das Imec unter anderem auch an Speichertechnologien und Trägeroptionen.

Die neue Roadmap stellte das Imec ursprünglich im Mai im Rahmen der Veranstaltung ITF World 2026 vor. Durch einen jüngst abgehaltenen Workshop erlangte die Ankündigung noch einmal mehr Aufmerksamkeit.

(mma)